विकिपीडिया इस कथन को इंटेल के मैनुअल से उद्धृत करता है
A20M# की कार्यक्षमता मुख्य रूप से पुराने ऑपरेटिंग सिस्टम द्वारा उपयोग की जाती है और आधुनिक ऑपरेटिंग सिस्टम द्वारा उपयोग नहीं की जाती है। नए Intel 64 प्रोसेसर पर, A20M# अनुपस्थित हो सकता है।
यह एक मुहावरा है कि यह वास्तव में आजकल मैनुअल में है लेकिन यह अस्पष्ट है:
- क्या
A20M#वास्तव में केवल पिन या संपूर्ण मास्किंग चीज़ को संदर्भित करता है? - A20M इवेंट/इंटरप्ट को कई निर्देशों (जैसे TXT
GETSECया VMX निर्देश) के विवरण में नाम दिया गया है।
मुझे क्या पता
A20M # पिन ही चला गया है, इसे कुछ समय DMI के भीतर VLW (वर्चुअल लिगेसी वायर) इंटरफ़ेस द्वारा बदल दिया गया था। DMI प्रोटोकॉल इतना समृद्ध है कि इसमें विभिन्न लीगेसी पिन के लिए संदेश हैं:
पीसीएच प्रोसेसर को निम्नलिखित लीगेसी साइडबैंड इंटरफेस सिग्नल की स्थिति बताने के वैकल्पिक तरीके के रूप में वीएलडब्ल्यू संदेशों का समर्थन करता है: • ए20एम#, आईएनटीआर, एसएमआई#, आईएनआईटी#, एनएमआई
यह उद्धरण पीसीएच श्रृंखला 8 (हैसवेल युग) से आता है।
पीसीएच, इन दिनों तक, A20GATE पास-थ्रू कार्यक्षमता है।
जब पीसीएच को लीगेसी 8042 आईओ पोर्ट्स (60एच, 64एच) तक पहुंच को फंसाने के लिए कॉन्फ़िगर किया गया है और इसके बजाय एक एसएमआई वितरित किया गया है (यूएसबी कीबोर्ड/चूहों के पीएस 2 सिमुलेशन के लिए), यह वैकल्पिक रूप से ए 20 लाइन सक्षम अनुक्रम को बिना फंसने के माध्यम से जाने दे सकता है .
पीसीएच कैसे कॉन्फ़िगर किया गया है, इस पर निर्भर करते हुए, यह ईसी (मोबाइल) या सुपरआईओ चिप (डेस्कटॉप) को कमांड अनुक्रम का लक्ष्य बनने की अनुमति देता है।
उत्सुकता से पर्याप्त, पीसीएच श्रृंखला 8 (हैसवेल युग) डेटाशीट, रिपोर्ट:
नोट: A20M# कार्यक्षमता समर्थित नहीं है।
LPC अनुभाग में (जहां EC/SuperIO संलग्न हैं), हालांकि, इसका मतलब केवल यह हो सकता है कि PCH स्वयं A20 गेट का अनुकरण नहीं करता है और एक बाहरी चिप (EC या SuperIO) को अवश्य ही इसे संभालें।
यह मामला था, पीसीआई के पास बाहरी चिप द्वारा जोर देने के लिए एक पिन होना चाहिए। डेटशीट में किसी का जिक्र नहीं था।
हालाँकि, मैंने अपने पिछले हैसवेल लैपटॉप के योजनाबद्ध को एक चीनी साइट पर कहीं पाया है और योजनाबद्ध से पता चलता है कि पिन (वास्तव में गेंद) AN10 (उर्फ TP14) का उपयोग A20M इनपुट पिन के रूप में किया जाता है:
बाईं ओर स्थित ब्लू बॉक्स को LYNX-POINT-DH82LPMS_BGA695 के रूप में लेबल किया गया है।
GATEA20 सिग्नल का दूसरा सिरा EC से आता है (उम्मीद के मुताबिक):
IT8586E/AX Lenovo (जाहिरा तौर पर) का एक EC है।
इसलिए A20 लाइन को अभी भी Haswell प्लेटफॉर्म पर छिपाया जा सकता है, जब तक कि मैंने योजना की गलत व्याख्या नहीं की।
इस प्रकार, A20M पहलू के संबंध में डेटाशीट पूर्ण नहीं हैं। संभवत: इंटेल के BIOS राइटर गाइड में यह सब है।
मै क्या जानना चाहता हूँ
क्या A20 लाइन को कम से कम एक, Haswell प्लेटफॉर्म पर अक्षम किया जा सकता है? स्काईलेक और उत्तराधिकारियों के बारे में क्या?
मैंने क्या किया है
- यदि A20 लाइन अक्षम है, तो परीक्षण समाप्त हो जाता है। A20 गेट की कार्यक्षमता परीक्षण प्लेटफॉर्म पर मौजूद है।
- अन्यथा, यह BIOS से पूछता है समर्थित A20 गेट विधियाँ और फिर उसे < a href="http://www.ctyme.com/intr/rb-1335.htm" rel="noreferrer">A20 लाइन को अक्षम करें (मैंने कार्यों के नामकरण के लिए OSDev पर भरोसा किया, अर्थात सक्षम बनाम अक्षम-की-क्या चीज़, इसलिए मुझे आशा है कि कॉल A20 लाइन को अक्षम करती है न कि मास्किंग को)
- यदि BIOS ने कोई त्रुटि लौटाई है, तो प्रोग्राम KBC के माध्यम से A20 लाइन को तेज़ a20 विधि और पोर्ट
0eehविधि के साथ अक्षम कर देता है। - A20 लाइन की स्थिति का फिर से परीक्षण करें। यदि यह अभी भी सक्षम है, तो इसे मैन्युअल रूप से अक्षम करें (जब तक कि यह पहले से ही नहीं किया गया हो) और एक बार फिर इसका परीक्षण करें।
जब मैं इसे अपने स्काईलेक लैपटॉप पर चलाता हूं, तो BIOS वापस आ जाता है कि केवल तेज A20 विधि समर्थित थी और कोई त्रुटि नहीं होने का संकेत दिया लेकिन फिर भी A20 लाइन अभी भी सक्षम थी। यहां तक कि मैन्युअल रूप से इसे अक्षम करने के बावजूद, A20 लाइन अभी भी सक्षम थी।
मैंने निष्कर्ष निकाला कि स्काईलेक पर A20 लाइन को अक्षम नहीं किया जा सकता है, अर्थात यह अब मौजूद नहीं है।
2 जवाब
VLW पीसीएच से पहले भी मौजूद था 'IOAPIC वर्चुअल वायर मोड ' जिसने ICH DMI / APIC बस पर 8259A से INTR इनपुट का अनुकरण किया, LAPIC वर्चुअल वायर मोड के विपरीत जिसने 8259A INTR को LINT पिन INTR को निर्देशित किया था, को हार्डवायर किया गया था। 'PIC मोड' ने LAPIC को सीधे INTR पिन से BSP लॉजिकल कोर तक बायपास कर दिया।
और जब पहला पीसीएच आया, तो Ibex Peak, A20M# गायब हो गया। अब इसे केवल पीसीएच द्वारा वीएलडब्ल्यू ए20एम इंटरप्ट के रूप में अनुकरण किया जा सकता है, और VLW जाहिर तौर पर एक अनडॉक्यूमेंटेड U2C (अनकोर टू कोर) IDI opcode IntLog/Phy से अलग है। VLW को Ubox/IIO (और आंतरिक रूप से LAPICs) द्वारा सभी कोर पर उसी तरह प्रसारित किया जाता है जैसे सभी LAPIC द्वारा 2 CPU LINT पिन साझा किए जाते हैं (INTR, NMI आदि के लिए, केवल एक प्रोसेसर में बिना मास्क वाली LINT प्रविष्टि होनी चाहिए (ExtInt के रूप में)) (और वे LINT पिन सीधे INTR से जुड़े हुए हैं। 8259A, और NMI स्रोतों (PCH / DRAM) से, जबकि IOAPIC संदेश PCI VLW हैं जो DMI पर यात्रा करते हैं, पूर्व में APIC बस पर)। IOH SAD में VLW को और फ़िल्टर करने के लिए QPIPNCB होता था - माना जाता है कि यह अब IIO में मौजूद है। मुझे लगता है कि VLW को LINT पिन की LVT LINT प्रविष्टि में भेज दिया गया है, जो INTR से वस्तुतः जुड़ा हुआ है और यदि LAPIC अक्षम है तो यह सीधे INTR में जाता है
चुनाव आयोग हाँ, और इसका कारण A20M VLW या A20M# प्री-पीसीएच (पोर्ट 92h भी A20M# को ट्रिगर कर सकता है)। A20M# LINT और अलग पिन है "https://uspto.report/patent/grant/6857064" rel="nofollow noreferrer">A20M# का पता मैक्रोइंस्ट्रक्शन बाउंड्री पर होता है। संभवतः वीएलडब्ल्यू भी सभी कोर द्वारा अवशोषित किया जाता है, और मैक्रोइंस्ट्रक्शन सीमा पर सभी लॉजिकल कोर को बाधित करता है। A20M इंटरप्ट MSROM हैंडलर एक नई सेटिंग के साथ वर्तमान आईपी के साथ इंस्ट्रक्शन फ्लो को फ्लश करने और फिर से शुरू करने जितना आसान हो सकता है, जो AGU एड्रेस जनरेशन को थोड़ा मास्क करने के लिए बदल देता है जैसे कि एड्रेस राउंड हो जाता है। जैसा कि यह स्तर संवेदनशील है, जब इसे डिसेर्ट किया जाता है तो एक और बाधा उत्पन्न होगी।
इस Haswell M पर A20GATE है LPC इंटरफ़ेस पर अभी भी यहाँ GA20 के रूप में है, और यह आपके स्काईलेक यू। मुझे यकीन नहीं है कि यह उस योजनाबद्ध पर जुड़ा हुआ है या नहीं, तार पर कोई x नहीं है और कोई दिशात्मक नेट टैग नहीं है लेकिन AG20GATE नेट लेबल है, जो बताता है कि यह जुड़ा हुआ है, लेकिन मुझे यकीन नहीं है कि बड़ा क्या है ब्लू सॉर्ट-ऑफ़ टर्मिनल सिंबल दर्शाता है और क्या अंतर की तुलना बिना लेबल वाले वायर से की जाती है और टैग सिंबल के साथ-साथ लेबल वाले वायर की तुलना में। जब यह कहता है कि A20M# समर्थित नहीं है तो इसका मतलब भौतिक पिन है, लेकिन IOAPIC एक VLW उत्पन्न करता है जो समर्थित है। A20GATE पासथ्रू समर्थित है जिसका अर्थ है कि वे उपकरण A20 मास्किंग को सक्षम कर सकते हैं।
ऐसा लगता है कि कम से कम एक स्काईलेक प्लेटफॉर्म है जहां ए20 लाइन को अब और अक्षम नहीं किया जा सकता है।
अपने परीक्षण के अलावा, मैंने एक स्काईलेक लैपटॉप का पहला योजनाबद्ध चुना है जो मुझे ऑनलाइन मिल सकता है (एसर स्विफ्ट SF314-51):
दाईं ओर की चीज़ EC है, जिसमें A20GATE +3VS तक जुड़ा/खींचा गया है।
मैं वास्तव में इस योजनाबद्ध में प्रतीकों से परिचित नहीं हूँ, लेकिन वे केवल A20GATE निशान मौजूद हैं, PCH से कोई संबंध नहीं है।
यह देखते हुए कि (डेटाशीट के अनुसार) PCH के पास A20 गेट एमुलेशन के लिए कोई समर्थन नहीं है, यह इस प्लेटफॉर्म पर A20 मास्किंग फीचर की अनुपस्थिति के पक्ष में एक मजबूत सबूत लगता है।
यह तर्क मान्य है iयदि मैंने योजनाबद्ध को सही ढंग से समझा है और केवल यह साबित करता है कि हाल के x86 प्लेटफ़ॉर्म मौजूद हैं जहां A20 मास्किंग अब मौजूद नहीं है।
मैं इस प्रश्न को अनुत्तरित छोड़ दूंगा जब तक कि कोई अधिक पूर्ण उत्तर के साथ नहीं आता।